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CPLD從入門到精通

可以毫不夸張的講,FPGA/CPLD能完成任何數字器件的功能,上至高性能CPU,下至簡單的74電路,都可以用FPGA/CPLD來實現。

FPGA/CPLD如同一張白紙或是一堆積木,工程師可以通過傳統的原理圖輸入法,或是硬件描述語言自由的設計一個數字系統。通過軟件仿真,我們可以事先驗證設計的正確性。在PCB完成以后,還可以利用FPGA/CPLD的在線修改能力,隨時修改設計而不必改動硬件電路。

使用FPGA/CPLD來開發數字電路,可以大大縮短設計時間,減少PCB面積,提高系統的可靠性。

FPGA/CPLD還可以做數字IC設計的前端驗證,用這種方式可以很大程度上降低IC設計的成本。

下載:707 評論

CPLD從入門到精通 文檔列表

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《5分鐘學會使用CPLD》
標簽:CPLD
積分:1 資源類型:應用文檔上傳者:tiankai001上傳時間:2013-01-28
簡介:《5分鐘學會使用CPLD》 簡介:文中介紹了CPLD的使用方法,從CPLD的原理圖繪制到軟件安裝再到程序設計,編譯下載,最后得以正常運行。根據實際項目實際的操作介紹了一遍,讓初學者更好更快的入門
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FPGA-CPLD開發簡明教程
標簽:FPGACPLD教程
積分:1 資源類型:教程及課件上傳者:tiankai001上傳時間:2013-01-27
簡介:FPGA-CPLD開發簡明教程
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fpga 和 cpld入門教程
標簽:fpgacpld入門教程fpgacpld入門教程
積分:1 資源類型:應用文檔上傳者:huhuhah0009上傳時間:2014-03-05
簡介:fpga 和 cpld入門教程fpga 和 cpld入門教程fpga 和 cpld入門教程
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超簡明QuartusII 教程(CPLD 篇)
標簽:QuartusIICPLD
積分:1 資源類型:教程及課件上傳者:tiankai001上傳時間:2013-02-13
簡介:超簡明QuartusII 教程(CPLD 篇)
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ispLEVER5.0簡明中文教程(CPLD篇)
標簽:ispLEVER5 0簡明中文教程CPLD篇
積分:0 資源類型:應用文檔上傳者:tyw上傳時間:2013-12-10
簡介:ispLEVER5.0簡明中文教程(CPLD篇)
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基于Verilog_HDL的數字系統設計入門教程(CPLD篇)
標簽:Verilog_HDLCPLD篇
積分:1 資源類型:教程及課件上傳者:tiankai001上傳時間:2013-02-11
簡介:基于Verilog_HDL的數字系統設計入門教程(CPLD篇)
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cpld實驗指導書
標簽:cpld
積分:1 資源類型:教程及課件上傳者:tiankai001上傳時間:2013-01-28
簡介:cpld實驗指導書,實例解析,實驗指導
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基于CPLD的單片多功能數字鐘.pdf
標簽:CPLD單片多功能數字鐘
積分:1 資源類型:應用文檔上傳者:老夫子上傳時間:2013-08-15
簡介:基于CPLD的單片多功能數字鐘 ""# 年第 $% 卷第 &" 期研究與開 發基于 '()* 的單片多功能數字鐘劉旄光,李玲%國防科技大學炮兵學院, 湖南長沙摘要:本文介紹了一種基于 '()...
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基于CPLD的PWM發生器設計
標簽:基于CPLD的PWM發生器設計
積分:1 資源類型:應用文檔上傳者:論文帝上傳時間:2013-07-01
簡介:基于CPLD的PWM發生器設計
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基于CPLD的I2C總線接口設計
標簽:I2C總線CPLD接口設計
積分:1 資源類型:應用文檔上傳者:sinceyoulove上傳時間:2013-09-22
簡介:在電路設計中,I2C總線是比較常用的兩線式串行通信方式,大多數的CPU都擅長于并口操作,不具備直接操作I2C總線接口的能力。為了使不具備I2C總線接口能力的CPU通過對并口的簡單操作實現對I2C總線接口的控制,在分析I2C總線常用工作模式的基礎上,設計實現工作于主機模式的,以CPLD完成I2C總線開始信號、結束信號的輸出,以及并行數據到I2C總線模式串行數據轉換或I2C模式串行數據到并行數據轉換的I2C接口模塊。采用該模塊,可以使不具備I2C總線接口的CPU通過并口方便地控制I2C總線設備,簡化系統程序設計。 
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FPGA與CPLD實現UART
標簽:CPLDFPGAUART
積分:1 資源類型:應用文檔上傳者:froglucky上傳時間:2013-09-22
簡介:UART 是廣泛使用的串行數據通訊電路。本設計包含UART 發送器、接收器和波特率發生器。設計應用EDA 技術,基于FPGA/CPLD 器件設計與實現UART。
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FPGA/CPLD設計工具——Xilinx ISE使用詳解 378頁 71.7M
標簽:fpgaxilinxCPLD
積分:0 資源類型:技術書籍上傳者:tyw上傳時間:2013-12-09
簡介:FPGA/CPLD設計工具——Xilinx ISE使用詳解 378頁 71.7M
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@@-CPLD/FPGA常用模塊與綜合系統設計實例精講-452頁-65.7M.rar
標簽:常用模塊綜合綜合系統系統
積分:1 資源類型:應用文檔上傳者:jujuyaya222上傳時間:2014-03-05
簡介:本書詳細介紹了CPLD/FPGA常用模塊與綜合應用系統設計的方法與技巧。全書共分為3篇22章,第1篇為基礎知識篇,簡要介紹了CPLD/FPGA硬件結構知識、VHDL硬件編程語言、Verilog與SystemC編程、常用開發工具;第2篇為常用模塊設計實例篇,通過14個模塊設計實例,詳細介紹了CPLD/FPGA的各種開發技術和使用技巧,這些模塊實例幾乎涵蓋了所有的CPLD/FPGA開發技術;第3篇為綜合系統設計實例篇,通過4個綜合系統實例,對前面的CPLD/FPGA常用模塊進行了綜合應用設計。
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《FPGA/CPLD應用設計200例》
標簽:FPGACPLD
積分:1 資源類型:技術書籍上傳者:論文帝上傳時間:2013-07-01
簡介:《實用工程技術叢書》之一,是應廣大科學研究人員、工程技術人員的迫切需求,參照國內外1000余項FPGA/CPLD應用設計成果,從實用角度出發編寫的。其特點是所編內容新穎、齊全,分類規范,使用方便、快捷,是一本具有實用性、啟發性、信息性的綜合工具書。 《FPGA/CPLD應用設計200例》分上、下兩冊。上冊主要介紹FPGA/CPLD可編程控制器在網絡通信、儀器儀表、工業控制、遙感遙測、汽車工業、航天軍工及家用電器等領域的典型應用設計實例;下冊主要介紹產品設計開發技巧、方法與秘訣,常用設計、開發工具及軟件特性,常用芯片的結構特點等內容。《FPGA/CPLD應用設計200例》共計典型應用設計實例287個。
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從零開始學CPLD和Verilog.HDL編程技術
標簽:CPLDVerilogHDL
積分:1 資源類型:技術書籍上傳者:tiankai001上傳時間:2013-01-18
簡介:從零開始學電子技術叢書-全11本。從零開始學CPLD和Verilog.HDL編程技術
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Altera FPGA/CPLD設計 (基礎篇)
標簽:AlteraFPGACPLD設計基礎篇
積分:1 資源類型:應用文檔上傳者:nkyqsl上傳時間:2013-09-22
簡介:Altera FPGA/CPLD設計(基礎篇)系統地介紹了FPGA/CPLD的基本設計方法。在介紹FPGA/CPLD概念的基礎上,介紹了Altera上流FPGA/CPLD的結構與特點,并通過豐富的實例講解Quartus II與ModelSim、Synplify Pro等常用EDA工具的開發流程。Altera FPGA/CPLD設計(基礎篇)附帶兩張光盤:光盤1中收錄了Altera Qualtus II Web版軟件,讀者可以安裝使用;光盤2中收錄了本書所有實例的完整工程、源代碼、詳細操作步驟和使用說明文件,便于讀者邊學邊練,提高實際應用能力。Altera FPGA/CPLD設計(基礎篇)目錄 第1章 FPGA/CPLD簡介1.1 可編程邏輯設計技術簡介1.1.1 可編程邏輯器件發展簡史1.1.2 可編程邏輯器件分類1.2 FPGA/CPLD的基本結構1.2.1 FPGA的基本結構1.2.2 CPLD的基本結構1.2.3 FPGA和CPLD的比較1.3 FPGA/CPLD的設計流程1.4 FPGA/CPLD的常用開發工具1.5 下一代可編程邏輯設計技術展望1.5.1 下一代可編程邏輯器件硬件上的四大發展趨勢1.5.2 下一代EDA軟件設計方法發展趨勢1.6 小結1.7 問題與思考第2章 Altera FPGA/CPLD的結構2.1 Altera高密度FPGA2.1.1 主流高端FPGA——Stratix2.1.2 內嵌高速串行收發器的FPGA Stratix GX2.1.3 新一代90nm高端FPGA StratiX II2.2 Altera低成本FPGA.2.2.1 主流低成本FPGA Cyclone2.2.2 新一代低成本FPGA Cyclone II2.3 Altera的CPLD器件2.3.1 主流的CPLD MAX 3000A2.3.2 CPLD的革 MAX II2.4 小結2.5 問題與思考第3章 Altera Quartus II開發流程3.1 Quartus II軟件綜述3.1.1 Quartus II軟件的特點及支持的器件3.1.2 Quartus II軟件的工具及功能簡介3.1.3 Quartus II軟件的用戶界面3.2 設計輸入3.2.1 設計輸入方式3.2.2 設計規劃3.2.3 設計輸入文件實例3.2.4 設計約束3.3 綜合3.3.1 使用Quartus II軟件集成綜合3.3.2 控制綜合3.3.3 綜合實例3.3.4 第三方綜合工具3.4 布局布線3.4.1 設置布局布線參數3.4.2 布局布線實例3.4.3 增量布局布線3.4.4 反標保留分配3.5 仿真3.5.1 指定仿真器設置3.5.2 建立矢量源文件3.5.3 仿真實例3.5.4 第三方仿真工具3.6 編程與配置3.6.1 建立編程文件3.6.2 器件編程和配置3.7 小結3.8 問題與思考第4章 Altera的IP工具4.1 IP的概念、Altera的IP4.1.1 IP的概念4.1.2 Altera可提供的IP4.1.3 Altera IP在設計中的作用4.2 使用Altera的基本宏功能4.2.1 定制基本宏功能4.2.2 實現基本宏功能4.2.3 設計實例4.3 使用Altera的IP核4.3.1 定制IP核4.3.2 實現IP核4.3.3 設計實例4.4 小結4.5 問題與思考第5章 Quartus II的常用輔助設計工具5.1 I/O分配驗證5.1.1 I/O分配驗證功能簡介5.1.2 I/O分配驗證流程5.1.3 用于I/O分配驗證的輸入5.1.4 運行I/O分配驗證5.2 功率分析5.2.1 Excel.based功率計算器5.2.2 Simulation-based功率估算5.3 RTL閱讀器5.3.1 RTL閱讀器簡介5.3.2 RTL閱讀器用戶界面5.3.3 原理圖的分頁和模塊層次的切換5.3.4 過濾原理圖5.3.5 將原理圖中的節點定位到源設計文件5.3.6 在原理圖中查找節點或網線5.3.7 使用RTL閱讀器分析設計中的問題5.4 SignalProbe及SignalTap II邏輯分析器5.4.1 SignalProbe5.4.1 SignalTap II邏輯分析器5.5 時序收斂平面布局規劃器(Timing Closure Floorplan)5.5.1 使用Timing Closure Floorplan分析設計5.5.2 使用Timing Closure Floorplan優化設計5.6 Chip Editor底層編輯器5.6.1 Chip Editor功能簡介5.6.2 使用Chip Editor的設計流程5.6.3 Chip Editor視圖5.6.4 資源特性編輯器5.6.5 Chip Editor的一般應用5.7 工程更改管理(ECO)5.7.1 ECO簡介5.7.2 ECO的應用范圍5.7.3 ECO的操作流程5.7.4 使用Change Manager查看和管理更改5.7.5 ECO驗證5.8 小結5.9 問題與思考第6章 編程與配置6.1 配置Altera FPGA6.1.1 配置方式6.1.2 主動串行(AS)6.1.3 被動串行(PS)6.1.4 快速被動并行(FPP)6.1.5 被動并行異步(PPA)6.1.6 JTAG配置方式6.1.7 ByteBlaster II下載電纜6.1.8 配置芯片6.2 配置文件和軟件支持6.2.1 軟件支持6.2.2 配置文件6.3 單板設計及調試注意事項6.3.1 配置的可靠性6.3.2 單板設計要點6.3.3 調試建議6.4 小結6.5 問題與思考第7章 MAX+PLUS II過渡到Quartus II7.1 MAX+PLUS II與Quartus II的功能比較7.2 轉換MAX+PLUS II設計7.2.1 改變GUI風格7.2.2 轉換MAX+PLUS II工程7.2.3 查看新工程7.2.4 導入MAX+PLUS II配置文件7.3 編輯工程7.3.1 修改設計芯片7.3.2 設置編譯選項7.4 編譯7.4.1 運行編譯器7.4.2 查看工程結構7.4.3 編譯報告7.5 時序分析7.5.1 時序設置7.5.2 運行時序分析器7.5.3 時序分析指定路徑7.5.4 時序約束布局器第9章 刀路的模擬、校驗和后置處理9.1 模擬刀路9.2 校驗刀路9.3 后置處理9.4 加工文檔9.5 總結附錄AA.1 Cimatron快捷鍵A.2 Cimatron主菜單參數設置A.3 FILE-SETUP設置A.4 NC常見旗標含義A.5 Cimatron數據轉換A.6 數控加工工藝卡
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Altera FPGA/CPLD設計(高級篇)
標簽:AlteraFPGACPLD
積分:1 資源類型:技術書籍上傳者:mamselc上傳時間:2013-09-22
簡介:《Altera FPGA/CPLD設計(高級篇)》結合作者多年工作經驗,深入地討論了Altera FPGA/CPLD的設計、優化技巧。在討論FPGA/CPLD設計指導原則的基礎上,介紹了Altera器件的高級應用;引領讀者學習邏輯鎖定設計工具,詳細討論了時序約束與靜態時序分析方法;結合實例討論如何進行設計優化,介紹了Altera的可編程器件的高級設計工具與系統級設計技巧。《Altera FPGA/CPLD設計(高級篇)》附帶兩張光盤:光盤1中收錄了Altera Quartus II Web版軟件,讀者可以安裝使用;光盤2中收錄了《Altera FPGA/CPLD設計(高級篇)》所有實例的完整工程、源代碼、詳細操作步驟和使用說明文件,便于讀者邊學邊練,提高實際應用能力。《Altera FPGA/CPLD設計(高級篇)》可作為高等院校通信工程、電子工程、計算機、微電子與半導體等專業的教材,也可作為硬件工程師和IC工程師的實用工具書。Altera FPGA/CPLD設計(高級篇) 目錄 第1章 可編程邏輯設計指導原則 11.1 可編程邏輯基本設計原則 11.1.1 面積和速度的平衡與互換原則 11.1.2 硬件原則 111.1.3 系統原則 131.1.4 同步設計原則 171.2 可編程邏輯常用設計思想與技巧 191.2.1 乒乓操作 191.2.2 串并轉換 211.2.3 流水線操作 221.2.4 異步時鐘域數據同步 231.3 Altera推薦的Coding Style 271.3.1 Coding Style的含義 271.3.2 結構層次化編碼(Hierarchical Coding) 271.3.3 模塊劃分的技巧(Design Partitioning) 291.3.4 組合邏輯的注意事項 301.3.5 時鐘設計的注意事項 331.3.6 全局異步復位資源 391.3.7 判斷比較語句case和if...else的優先級 391.3.8 使用Pipelining技術優化時序 401.3.9 模塊復用與Resource Sharing 401.3.10 邏輯復制 421.3.11 香農擴展運算 441.3.12 信號敏感表 461.3.13 狀態機設計的一般原則 471.3.14 Altera Megafunction資源的使用 491.3.15 三態信號的設計 491.3.16 加法樹的設計 501.4 小結 521.5 問題與思考 52第2章 Altera器件高級特性與應用 532.1 時鐘管理 532.1.1 時序問題 532.1.2 鎖相環應用 602.2 片內存儲器 692.2.1 RAM的普通用法 692.2.2 RAM用做移位寄存器 732.2.3 RAM實現固定系數乘法 742.3 數字信號處理 752.3.1 DSP塊資源 752.3.2 工具支持 792.3.3 典型應用 792.4 片外高速存儲器 802.4.1 存儲器簡介 802.4.2 ZBT SRAM接口設計 832.4.3 DDR SDRAM接口設計 852.4.4 QDR SRAM接口設計 992.4.5 DDR2、QDR II和RLDRAM II 1002.4.6 軟件支持和應用實例 1002.5 高速差分接口和DPA 1022.5.1 高速差分接口的需求 1022.5.2 器件的專用資源 1022.5.3 動態相位調整電路(DPA) 1092.5.4 軟件支持和應用實例 1122.6 高速串行收發器 1152.7 小結 1172.8 問題與思考 117第3章 LogicLock設計方法 1193.1 LogicLock設計方法簡介 1193.1.1 LogicLock設計方法的目標 1203.1.2 LogicLock設計流程 1223.1.3 LogicLock設計方法支持的器件族 1223.2 LogicLock區域 1223.2.1 Region的類型與常用屬性值 1233.2.2 Region的創建方法 1243.2.3 Region的層次結構 1293.2.4 指定Region的邏輯內容 1303.3 LogicLock的約束注意事項 1323.3.1 約束優先級 1323.3.2 規劃LogicLock區域 1333.3.3 向LogicLock區域中布置器件特性 1333.3.4 虛擬引腳(Virtual Pins) 1343.4 反標注布線信息 1353.4.1 導出反標注布線信息 1363.4.2 導入反標注布線信息 1383.5 LogicLock設計方法支持的Tcl s cripts 1383.6 Quartus II基于模塊化的設計流程 1393.7 小結 1493.8 問題與思考 149第4章 時序約束與時序分析 1514.1 時序約束與時序分析基礎 1514.1.1 周期與最高頻率 1524.1.2 利用Quartus II工具分析設計 1544.1.3 時鐘建立時間 1574.1.4 時鐘保持時間 1584.1.5 時鐘輸出延時 1584.1.6 引腳到引腳的延遲 1594.1.7 Slack 1594.1.8 時鐘偏斜 1604.1.9 Quartus II 時序分析工具和優化向導 1604.2 設置時序約束的常用方法 1614.2.1 指定全局時序約束 1624.2.2 指定個別時鐘約束 1664.3 高級時序分析 1744.3.1 時鐘偏斜 1744.3.2 多時鐘域 1764.3.3 多周期約束 1764.3.4 偽路徑 1834.3.5 修正保持時間違例 1854.3.6 異步時鐘域時序分析 1864.4 最小化時序分析 1874.5 使用Tcl工具進行高級時序分析 1884.6 小結 1894.7 問題與思考 189第5章 設計優化 1915.1 解讀設計 1915.1.1 內部時鐘域 1925.1.2 多周期路徑和偽路徑 1935.1.3 I/O接口的時序要求 1945.1.4 平衡資源的使用 1945.2 設計優化的基本流程和首次編譯 1955.2.1 設計優化基本流程 1955.2.2 首次編譯的約束和設置 1965.2.3 查看編譯報告 1985.3 資源利用優化 2005.3.1 設計代碼優化 2015.3.2 資源重新分配 2015.3.3 解決互連資源緊張的問題 2035.3.4 邏輯綜合面積優化 2035.3.5 網表面積優化 2075.3.6 寄存器打包 2095.3.7 Quartus II中的資源優化顧問 2115.4 I/O時序優化 2115.4.1 執行時序驅動的編譯 2115.4.2 使用IOE中的觸發器 2125.4.3 可編程輸入輸出延時 2155.4.4 使用鎖相環對時鐘移相 2175.4.5 其他I/O時序優化方法 2185.5 最高時鐘頻率優化 2195.5.1 設計代碼優化 2195.5.2 邏輯綜合速度優化 2255.5.3 布局布線器設置 2275.5.4 網表優化和物理綜合 2285.5.5 使用LogicLock對局部進行優化 2335.5.6 位置約束、手動布局和反標注 2345.5.7 Quartus II中的時序優化顧問 2355.6 使用DSE工具優化設計 2365.6.1 為什么需要DSE 2365.6.2 什么是DSE,如何使用 2365.7 如何減少編譯時間 2385.8 設計優化實例 2395.9 小結 2425.10 問題與思考 243第6章 Altera其他高級工具 2456.1 命令行與Tcl腳本 2456.1.1 命令行腳本 2466.1.2 Tcl腳本 2506.1.3 使用命令行和Tcl腳本 2546.2 HardCopy流程 2556.2.1 結構化ASIC 2556.2.2 HardCopy器件 2586.2.3 HardCopy設計流程 2606.3 基于Nios II處理器的嵌入式系統設計 2636.3.1 Nios II處理器系統 2636.3.2 Avalon交換結構 2666.3.3 使用SOPC Builder構建系統硬件 2696.3.4 Nios II IDE集成開發環境 2726.3.5 Nios II系統典型應用 2786.4 DSP Builder工具 2816.4.1 DSP Builder設計流程 2816.4.2 與SOPC Builder一起構建系統 2846.5 小結 2856.6 問題與思考 285第7章 FPGA系統級設計技術 2877.1 信號完整性及常用I/O電平標準 2877.1.1 信號完整性 2877.1.2 單端標準 2927.1.3 差分標準 2967.1.4 偽差分標準 2997.1.5 片上終端電阻 2997.2 電源完整性設計 3007.2.1 電源完整性 3007.2.2 同步翻轉噪聲 3017.2.3 非理想回路 3047.2.4 低阻抗電源分配系統 3077.3 功耗分析和熱設計 3117.3.1 功耗的挑戰 3117.3.2 FPGA的功耗 3117.3.3 熱設計 3137.4 SERDES與高速系統設計 3157.4.1 SERDES的基本概念 3167.4.2 Altera Stratix GX和Stratix II中SERDES的基本結構 3197.4.3 典型高速系統應用框圖舉例 3247.4.4 高速PCB設計注意事項 3297.5 小結 3317.6 問題與思考 331

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